TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Liaw, Jhon Jhy
Abrégé
A semiconductor device structure, along with methods of forming such, are described. The semiconductor device structure includes a first fin structure disposed at a first device region and extending from a substrate along a first direction, wherein the first fin structure comprises a first recess formed in a top of the first fin structure, the first recess having a bottom and a sidewall extending upwardly from the bottom, wherein the sidewall has a tapering profile. The structure also includes a first source/drain feature in contact with the first fin structure, and a first gate structure disposed in the first recess, the first gate structure extending along a second direction perpendicular to the first direction, wherein the first gate structure has a first gate dielectric layer, and the first gate dielectric layer has a sidewall surface and a bottom surface in contact with the sidewall and the bottom of the first recess, respectively.
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
2.
WORK FUNCTION DESIGN TO INCREASE DENSITY OF NANOSHEET DEVICES
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Huang, Mao-Lin
Wang, Chih-Hao
Chiang, Kuo-Cheng
Yu, Jia-Ni
Chu, Lung-Kun
Hsu, Chung-Wei
Abrégé
In some embodiments, the present disclosure relates to an integrated chip. The integrated chip includes a first channel structure configured to transport charge carriers within a first transistor device and a first gate electrode layer wrapping around the first channel structure. A second channel structure is configured to transport charge carriers within a second transistor device. A second gate electrode layer wraps around the second channel structure. The second gate electrode layer continuously extends from around the second channel structure to cover the first gate electrode layer. A third channel structure is configured to transport charge carriers within a third transistor device. A third gate electrode layer wraps around the third channel structure. The third gate electrode layer continuously extends from around the third channel structure to cover the second gate electrode layer.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
H01L 29/66 - Types de dispositifs semi-conducteurs
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Lin, Meng-Han
Huang, Chia-En
Chia, Han-Jong
Liu, Martin
Yeong, Sai-Hooi
Wang, Yih
Abrégé
A method (of writing to a ferroelectric field-effect transistor (FeFET) configured as a 2-bit storage device that stores two bits, wherein the FeFET includes a first source/drain (S/D) terminal, a second S/D terminal, a gate terminal and a ferroelectric layer, a second bit being at a first end of the ferroelectric layer, the first end being proximal to the first S/D terminal) includes: setting the second bit to a logical 1 value, the setting a second bit including applying a gate voltage to the gate terminal, and applying a first source/drain voltage to the second S/D terminal; and wherein the first source/drain voltage is lower than the gate voltage.
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
G11C 11/22 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des éléments ferro-électriques
H01L 29/66 - Types de dispositifs semi-conducteurs
H10B 51/30 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la région noyau de mémoire
4.
SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
TSMC NANJING COMPANY LIMITED (Chine)
Inventeur(s)
Lin, Han-Yu
Lee, Fang-Wei
Lam, Kai-Tak
Putikam, Raghunath
Shen, Tzer-Min
Lin, Li-Te
Lin, Pinyen
Yang, Cheng-Tzu
Lee, Tzu-Li
Lin, Tze-Chung
Abrégé
A method includes forming a fin structure over a substrate, wherein the fin structure comprises first semiconductor layers and second semiconductor layers alternately stacked over a substrate; forming a dummy gate structure over the fin structure; removing a portion of the fin structure uncovered by the dummy gate structure; performing a selective etching process to laterally recess the first semiconductor layers, including injecting a hydrogen-containing gas from a first gas source of a processing tool to the first semiconductor layers and the second semiconductor layers; and injecting an F2 gas from a second gas source of the processing tool to the first semiconductor layers and the second semiconductor layers; forming inner spacers on opposite end surfaces of the laterally recessed first semiconductor layers of the fin structure; and replacing the dummy gate structure and the first semiconductor layers with a metal gate structure.
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Tu, Wen-Hsien
Ke, Dong-Jie
Abrégé
An integrated circuit device is provided. The integrated circuit device includes a semiconductor substrate, first and second semiconductor fins over the semiconductor substrate, and first and second epitaxy structures respectively on the first and second semiconductor fins. The first epitaxy structure is merged with the second epitaxy structure, and a bottom surface of the second epitaxy structure is lower than a bottom surface of the first epitaxy structure.
H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Wang, Pei-Yu
Abrégé
A semiconductor device according to the present disclosure includes a vertical stack of channel members, a gate structure over and around the vertical stack of channel members, and a first source/drain feature and a second source/drain feature. Each of the vertical stack of channel members extends along a first direction between the first source/drain feature and the second source/drain feature. Each of the vertical stack of channel members is spaced apart from the first source/drain feature by a silicide feature.
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Wu, Xusheng
Liu, Chang-Miao
Leung, Ying-Keung
Shang, Huiling
Lin, Youbo
Abrégé
A method including providing a device including a gate structure and a source/drain feature adjacent to the gate structure. An insulating layer (e.g., CESL, ILD) is formed over the source/drain feature. A trench is etched in the insulating layer to expose a surface of the source/drain feature. A semiconductor material is then formed in the etched trench on the surface of the source/drain feature. The semiconductor material is converted to a silicide.
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Ho, Po-Kang
Huang, Tsai-Yu
Chang, Huicheng
Yeo, Yee-Chia
Abrégé
In an embodiment, a device includes: a first semiconductor fin extending from a substrate; a second semiconductor fin extending from the substrate; a hybrid fin over the substrate, the second semiconductor fin disposed between the first semiconductor fin and the hybrid fin; a first isolation region between the first semiconductor fin and the second semiconductor fin; and a second isolation region between the second semiconductor fin and the hybrid fin, a top surface of the second isolation region disposed further from the substrate than a top surface of the first isolation region.
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lin, Jing-Cheng
Yu, Chen-Hua
Tsai, Po-Hao
Abrégé
A semiconductor device has a conductive via laterally separated from the semiconductor, an encapsulant between the semiconductor device and the conductive via, and a mark. The mark is formed from characters that are either cross-free characters or else have a overlap count of less than two. In another embodiment the mark is formed using a wobble scan methodology. By forming marks as described, defects from the marking process may be reduced or eliminated.
H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p.ex. marques de repérage, schémas de test
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Li, Bao-Chin
Huang, Chung-Kai
Kao, Ko-Pin
Hsaio, Ching-Yen
Abrégé
A photo mask includes a plurality of device features, a first assist feature, and a second assist feature. The device features are in a patterning region of a device region. The first assist feature are in the patterning region and adjacent to the device features. The first assist feature is for correcting an optical proximity effect in a photolithography process. The second assist feature is in a non-patterning region of the device region. The second assist feature is a sub-resolution correction feature, and a first distance between the second assist feature and one of the device features closest to the second assist feature is greater than a second distance between adjacent two of the device features.
H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
H01L 21/027 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou
H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
H10B 41/43 - Fabrication simultanée de périphérie et de cellules de mémoire ne comprenant qu’un type de transistor de périphérie
11.
PHOTOMASK INCLUDING FIDUCIAL MARK AND METHOD OF MAKING A PHOTOMASK
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Lee, Hsin-Chang
Lin, Ping-Hsun
Lin, Chih-Cheng
Chen, Chia-Jen
Abrégé
A method of making a semiconductor device includes forming at least one fiducial mark on a photomask. The method further includes defining a pattern including a plurality of sub-patterns on the photomask in a pattern region. The defining the pattern includes defining a first sub-pattern of the plurality of sub-patterns having a first spacing from a second sub-pattern of the plurality of sub-patterns, wherein the first spacing is different from a second spacing between the second sub-pattern and a third sub-pattern of the plurality of sub-patterns.
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD. (Taïwan, Province de Chine)
Inventeur(s)
Yang, Kai-Ting
Ko, Li-Jen
Shen, Hsiang Yin
Abrégé
A behavior recognition device for recognizing behaviors of a semiconductor manufacturing apparatus includes a storage device and a control unit. The storage device is configured to store log data of the semiconductor manufacturing apparatus. The control unit is cooperatively connected to the storage device, and configured to build a transition state model based on the log data to analyze behaviors related to wafer transfer sequences and manufacturing operations of the semiconductor manufacturing apparatus.
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chen, Eugene I-Chun
Liu, Kuan-Liang
Chiou, De-Yang
Lin, Yung-Lung
Tsai, Chia-Shiung
Abrégé
A semiconductor-on-insulator (SOI) structure and a method for forming the SOI structure. The method includes forming a first dielectric layer on a first semiconductor layer. A second semiconductor layer is formed over an etch stop layer. A cleaning solution is provided to a first surface of the first dielectric layer. The first dielectric layer is bonded under the second semiconductor layer in an environment having a substantially low pressure. An index guiding layer may be formed over the second semiconductor layer. A third semiconductor layer is formed over the second semiconductor layer. A distance between a top of the third semiconductor layer and a bottom of the second semiconductor layer varies between a maximum distance and a minimum distance. A planarization process is performed on the third semiconductor layer to reduce the maximum distance.
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Cheng, Yu-Shao
Peng, Chui-Ya
Lee, Kung-Wei
Tsai, Shin-Yeu
Abrégé
A method of making a semiconductor device includes forming a first polysilicon structure over a first portion of a substrate. The method further includes forming a first spacer on a sidewall of the first polysilicon structure, wherein the first spacer has a concave corner region between an upper portion and a lower portion. The method further includes forming a protective layer covering an entirety of the first spacer and the first polysilicon structure, wherein the protective layer has a first thickness over the concave corner region and a second thickness over the first polysilicon structure, and a difference between the first thickness and the second thickness is at most 10% of the second thickness.
H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
15.
SILICIDE STRUCTURES IN TRANSISTORS AND METHODS OF FORMING
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Tzeng, Kai-Di
Lee, Chen-Ming
Yang, Fu-Kai
Wang, Mei-Yun
Abrégé
A device includes a gate stack; a gate spacer on a sidewall of the gate stack; a source/drain region adjacent the gate stack; a silicide; and a source/drain contact electrically connected to the source/drain region through the silicide. The silicide includes a conformal first portion in the source/drain region, the conformal first portion comprising a metal and silicon; and a conformal second portion over the conformal first portion, the conformal second portion further disposed on a sidewall of the gate spacer, the conformal second portion comprising the metal, silicon, and nitrogen.
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
TSMC NANJING COMPANY, LIMITED (Chine)
Inventeur(s)
Xian, Huaixin
Lin, Tzu-Ying
Han, Liu
Kao, Jerry Chang Jui
Meng, Qingchao
Chen, Xiangdong
Abrégé
A scan flip-flop circuit includes a selection circuit including first and second input terminals coupled to first and second I/O nodes, a flip-flop circuit coupled to the selection circuit, a first driver coupled between the flip-flop circuit and the first I/O node, and a second driver coupled between the flip-flop circuit and the second I/O node. The selection circuit and drivers receive a scan direction signal. In response to a first logic level of the scan direction signal, the selection circuit responds to a first signal received at the first input terminal, and the second driver outputs a second signal responsive to a flip-flop circuit output signal. In response to a second logic level of the scan direction signal, the selection circuit responds to a third signal received at the second input terminal, and the first driver outputs a fourth signal responsive to the flip-flop circuit output signal.
G01R 31/3177 - Tests de fonctionnement logique, p.ex. au moyen d'analyseurs logiques
G01R 31/3185 - Reconfiguration pour les essais, p.ex. LSSD, découpage
H03K 19/00 - Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
H03K 19/0948 - Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion utilisant des éléments spécifiés utilisant des dispositifs à semi-conducteurs utilisant des transistors à effet de champ utilisant des transistors MOSFET utilisant des dispositifs CMOS
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Chen, Chung-Hui
Abrégé
A semiconductor device includes a first conductive line extending in a first direction on a front side of a semiconductor wafer, a first power rail extending in the first direction on a back side of the semiconductor wafer, and a first transistor including a first gate structure extending in a second direction perpendicular to the first direction, first and second active regions adjacent to the first gate structure, and a first channel region extending between the first and second active regions through the first gate structure. A first via is positioned between and electrically connects the first active region and the first conductive line, and a second via is positioned between and electrically connects the second active region and the first power rail.
H01L 23/528 - Configuration de la structure d'interconnexion
G06F 30/392 - Conception de plans ou d’agencements, p.ex. partitionnement ou positionnement
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD. (Taïwan, Province de Chine)
Inventeur(s)
Tu, Shih-Jung
Liu, Po-Wei
Yang, Tsung-Yu
Wu, Yun-Chi
Liu, Chien Hung
Abrégé
A semiconductor structure includes a substrate with a first surface and a second surface opposite to the first surface, a first and a second shallow trench isolations disposed in the substrate and on the second surface, a deep trench isolation structure in the substrate and coupled to the first shallow trench isolation, a first dielectric layer disposed on the first surface and coupled to the deep trench isolation structure, a second dielectric layer disposed over the first dielectric layer and coupled to the deep trench isolation structure, a third dielectric layer comprising a horizontal portion disposed over the second dielectric layer and a vertical portion coupled to the horizontal portion, and a through substrate via structure penetrating the substrate from the first surface to the second surface and penetrating the second shallow trench isolation.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
19.
METHOD OF TESTING AN INTEGRATED CIRCUIT AND TESTING SYSTEM
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
TSMC NANJING COMPANY, LIMITED (Chine)
Inventeur(s)
Patidar, Ankita
Goel, Sandeep Kumar
Lee, Yun-Han
Abrégé
A method of testing an integrated circuit on a test circuit board includes performing, by a processor, a simulation of a first heat distribution throughout an integrated circuit design, and simultaneously performing a burn-in test of the integrated circuit and an automated test of the integrated circuit. The burn-in test has a minimum burn-in temperature of the integrated circuit or a burn-in heat distribution across the integrated circuit that includes a set of circuit blocks or a first set of heaters. The integrated circuit design corresponding to the integrated circuit. The performing the simulation includes determining a heat signature of the integrated circuit design from configured power information or location information for each circuit block of the set of circuit blocks or each heater of the set of heaters included in the integrated circuit design. The heat signature includes heat values distributed throughout the integrated circuit design.
G06F 30/398 - Vérification ou optimisation de la conception, p.ex. par vérification des règles de conception [DRC], vérification de correspondance entre géométrie et schéma [LVS] ou par les méthodes à éléments finis [MEF]
20.
SEMICONDUCTOR STRUCTURE AND ASSOCIATED FABRICATING METHOD
Taiwan Semiconductor Manufacturing Company Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Wu, Hong-Shyang
Wu, Kuo-Ming
Abrégé
A semiconductor structure is disclosed. The semiconductor structure includes: a substrate; a gate structure formed on the substrate; a source region and a drain region formed in the substrate on either side of the gate structure, the source region and the drain region both having a first type of conductivity; and a dielectric layer having a first portion and a second portion, wherein the first portion of the dielectric layer is formed on a portion of the gate structure, and the second portion of the dielectric layer is formed on the substrate and extending to a portion of the drain region, wherein the dielectric layer includes at least one recess on the second portion. An associated fabricating method is also disclosed.
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chiang, Katherine H.
Abrégé
A method of using a semiconductor device characterization description is disclosed. The method includes accessing the semiconductor device characterization description, accessing a first starter code, generating a first model authentication code (MAC) based on the semiconductor device characterization description and the first starter code, and transmitting the first starter code, the first MAC, and the semiconductor device characterization description to a model interface (MI).
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chen, Chun-Yuan
Su, Huan-Chieh
Tsai, Ching-Wei
Chang, Shang-Wen
Chiu, Yi-Hsun
Wang, Chih-Hao
Abrégé
A device includes: a stack of semiconductor nanostructures; a gate structure wrapping around the semiconductor nanostructures, the gate structure extending in a first direction; a source/drain region abutting the gate structure and the stack in a second direction transverse the first direction; a contact structure on the source/drain region; a backside conductive trace under the stack, the backside conductive trace extending in the second direction; a first through via that extends vertically from the contact structure to a top surface of the backside dielectric layer; and a gate isolation structure that abuts the first through via in the second direction.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Chang, Chun-Hao
Li, Gu-Huan
Chou, Shao-Yu
Abrégé
A memory circuit includes a non-volatile memory cell, a comparator and a detection circuit. The comparator is coupled to the non-volatile memory cell, and configured to generate a first output signal. The comparator including a first input terminal and a first output terminal. The first input terminal is coupled to the non-volatile memory cell by a first node, and configured to receive a first voltage. The first output terminal is configured to output the first output signal. The detection circuit is coupled to the comparator and the non-volatile memory cell. The detection circuit is configured to latch the first output signal and disrupt a current path between at least the non-volatile memory cell and the comparator. The detection circuit includes a first inverter coupled to the first output terminal of the comparator and configured to generate an inverted first output signal.
G11C 17/18 - Circuits auxiliaires, p.ex. pour l'écriture dans la mémoire
G11C 17/16 - Mémoires mortes programmables une seule fois; Mémoires semi-permanentes, p.ex. cartes d'information pouvant être replacées à la main dans lesquelles le contenu est déterminé en établissant, en rompant ou en modifiant sélectivement les liaisons de connexion par une modification définitive de l'état des éléments de couplage, p.ex. mémoires PROM utilisant des liaisons électriquement fusibles
24.
SEMICONDUCTOR MEMORY STRUCTURE HAVING ENHANCED MEMORY WINDOW AND METHOD FOR MANUFACTURING THE SAME
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Lin, Meng-Han
Huang, Chia-En
Yeong, Sai-Hooi
Abrégé
A memory structure includes a plurality of memory cells arranged in an array. Each of the memory cells includes a memory region, a word line portion disposed on a first surface of the memory region, a first conductive block disposed on a second surface of the memory region opposite to the first surface, a second conductive block disposed on the second surface of the memory region, and a third conductive block disposed on the second surface of the memory region such that the third conductive block is disposed between and separated from the first conductive block and the second conductive block.
H10B 51/30 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la région noyau de mémoire
25.
TRENCH CAPACITOR STRUCTURE AND METHODS OF MANUFACTURING
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Jiang, Yu
Lin, Ming-Hsun
Tseng, Lee-Chuan
Abrégé
Some implementations described herein include a deep trench capacitor structure and methods of formation. The deep trench capacitor structure may penetrate vertically into a silicon substrate. In some implementations, formation of the deep trench capacitor structure includes forming segments of a deep trench capacitor recess using a combination of in-situ oxidation/nitridation, ex-situ deposition, and reactive ion etching techniques. By forming the deep trench capacitor recess using the in-situ oxidation/nitridation operation, the ex-situ deposition, and the reactive ion etching techniques, a deep trench capacitor structure may be formed that meets target critical dimensions and has an aspect ratio of approximately 50:1.
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
NATIONAL TAIWAN UNIVERSITY (Taïwan, Province de Chine)
Inventeur(s)
Lin, Shih-Yen
Tsai, Po-Cheng
Abrégé
A method includes forming a gate dielectric layer over a gate electrode layer; forming a 2-D material layer over the gate dielectric layer; forming source/drain contacts over source/drain regions of the 2-D material layer, in which each of the source/drain contacts includes an antimonene layer and a metal layer over the antimonene layer; and after forming the source/drain contacts, removing a first portion of the 2-D material layer exposed by the source/drain contacts, while leaving a second portion of the 2-D material layer remaining over the gate dielectric layer as a channel region.
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 29/04 - Corps semi-conducteurs caractérisés par leur structure cristalline, p.ex. polycristalline, cubique ou à orientation particulière des plans cristallins
H01L 29/22 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIBVI
27.
METAL OXIDE LAYERED STRUCTURE AND METHODS OF FORMING THE SAME
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lin, Jing-Cheng
Huang, Cheng-Lin
Abrégé
Some embodiment structures and methods are described. A structure includes an integrated circuit die at least laterally encapsulated by an encapsulant, and a redistribution structure on the integrated circuit die and encapsulant. The redistribution structure is electrically coupled to the integrated circuit die. The redistribution structure includes a first dielectric layer on at least the encapsulant, a metallization pattern on the first dielectric layer, a metal oxide layered structure on the metallization pattern, and a second dielectric layer on the first dielectric layer and the metallization pattern. The metal oxide layered structure includes a metal oxide layer having a ratio of metal atoms to oxygen atoms that is substantially 1:1, and a thickness of the metal oxide layered structure is at least 50 Å. The second dielectric layer is a photo-sensitive material. The metal oxide layered structure is disposed between the metallization pattern and the second dielectric layer.
H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/10 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs ayant des conteneurs séparés
28.
SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Yu, Chen-Hua
Yu, Chun-Hui
Yee, Kuo-Chung
Abrégé
A semiconductor package includes a chip, a redistribution structure, and first under- ball metallurgies patterns. The chip includes conductive posts exposed at an active surface. The redistribution structure is disposed on the active surface. The redistribution structure includes a first dielectric layer, a topmost metallization layer, and a second dielectric layer. The first dielectric layer includes first openings exposing the conductive posts of the chip. The topmost metallization layer is disposed over the first dielectric layer and is electrically connected to the conductive posts. The topmost metallization layer comprises first contact pads and routing traces connected to the first contact pads. The second dielectric layer is disposed on the topmost metallization layer and includes second openings exposing the first contact pads. The first under-ball metallurgies patterns are disposed on the first contact pads, extending on and contacting sidewalls and top surfaces of the first contact pads.
H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
H01L 21/683 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitement; Appareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le maintien ou la préhension
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
29.
SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THEREOF
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Kao, Kuei-Yu
Yang, Chen-Yui
Huang, Hsien-Chung
Chen, Chao-Cheng
Lin, Shih-Yao
Chiu, Chih-Chung
Lin, Chih-Han
Chen, Chen-Ping
Tseng, Ke-Chia
Chang, Ming-Ching
Abrégé
A semiconductor device includes a plurality of channel layers vertically separated from one another. The semiconductor device also includes an active gate structure comprising a lower portion and an upper portion. The lower portion wraps around each of the plurality of channel layers. The semiconductor device further includes a gate spacer extending along a sidewall of the upper portion of the active gate structure. The gate spacer has a bottom surface. Moreover, a dummy gate dielectric layer is disposed between the gate spacer and a topmost channel layer of plurality of channel layers. The dummy gate dielectric layer is in contact with a top surface of the topmost channel layer, the bottom surface of the gate spacer, and the sidewall of the gate structure.
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD. (Taïwan, Province de Chine)
Inventeur(s)
Hsieh, Feng-Chien
Cheng, Yun-Wei
Hu, Wei-Li
Lee, Kuo-Cheng
Wu, Cheng-Ming
Abrégé
The image sensing structure includes a first semiconductor device and a second semiconductor device. The first semiconductor device includes at least one first unit. The at least one first unit includes a plurality of first interconnects adjacent to the top side of the first semiconductor device, a row selector, and an analog-to-digital converter (ADC) connected to the row selectors. The second semiconductor device includes at least one second unit. The at least one second unit includes a photodiode facing the top side of the second semiconductor device. The photodiode is configured to receive the light incident on the top side of the second semiconductor device. The top side of the first semiconductor device is bonded to the bottom side of the second semiconductor device.
TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD. (Taïwan, Province de Chine)
Inventeur(s)
Savant, Chandrashekhar P.
Yu, Tien-Wei
Liu, Ke-Chih
Tsai, Chia-Ming
Abrégé
A semiconductor structure includes a substrate, a channel region, a gate structure, and source/drain regions. The channel region is over the substrate. The gate structure is over the channel region, and includes a high-k dielectric layer, a tungsten layer over the high-k dielectric layer, and a fluorine-containing work function layer over the tungsten layer. The source/drain regions are at opposite sides of the channel region.
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chao, Tzu-Ang
Cheng, Chao-Ching
Wang, Han
Abrégé
A pellicle for an EUV photo mask includes a first layer; a second layer; and a main layer disposed between the first layer and second layer and including a plurality of nanotubes. At least one of the first layer or the second layer includes a two-dimensional material in which one or more two-dimensional layers are stacked. In one or more of the foregoing and following embodiments, the first layer includes a first two-dimensional material and the second layer includes a second two-dimensional material.
G03F 1/64 - Pellicules, p.ex. assemblage de pellicules ayant une membrane sur un cadre de support; Leur préparation caractérisés par les cadres, p.ex. du point de vue de leur structure ou de leur matériau
G03F 1/62 - Pellicules, p.ex. assemblage de pellicules ayant une membrane sur un cadre de support; Leur préparation
TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD. (Taïwan, Province de Chine)
Inventeur(s)
Li, Chung-Ting
Lu, Jen-Hsiang
Chang, Chih-Hao
Abrégé
A method includes forming a first gate spacer and a second gate spacer on a sidewall of a first gate structure. The first gate spacer is between the second gate spacer and the first gate structure. A first interlayer dielectric (ILD) layer is formed to surround the first gate spacer, the second gate spacer, and the first gate structure. A portion of the second gate spacer and a portion of the first ILD layer are removed simultaneously. A top surface of the second gate spacer is lower than a top surface of the first ILD layer.
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
34.
SEMICONDUCTOR DEVICE STRUCTURE AND METHODS OF FORMING THE SAME
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Chang, Po-Chin
Huang, Lin-Yu
Yu, Li-Zhen
Cheng, Yuting
Wang, Sung-Li
Lin, Pinyen
Abrégé
Embodiments of the present disclosure provide semiconductor device structures and methods of forming the same. The structure includes a first source/drain region disposed in a PFET region and a second source/drain region disposed in an NFET region. The second source/drain region comprises a dipole region. The structure further includes a first silicide layer disposed on and in contact with the first source/drain region, a second silicide layer disposed on and in contact with the first silicide layer, and a third silicide layer disposed on and in contact with the dipole region of the second source/drain region. The first, second, and third silicide layers include different materials. The structure further includes a first conductive feature disposed over the first source/drain region, a second conductive feature disposed over the second source/drain region, and an interconnect structure disposed on the first and second conductive features.
H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
35.
BOND HEAD WITH ELASTIC MATERIAL AROUND PERIMETER TO IMPROVE BONDING QUALITY
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Yu, Chen-Hua
Tung, Chih-Hang
Yee, Kuo-Chung
Kuo, Yian-Liang
Wu, Jiun-Yi
Abrégé
A bond head is provided. The bond head includes a bond base, a chuck member, and an elastic material. The chuck member protrudes from a surface of the bond base, and has a chuck surface formed with vacuum holes for holding a die using differential air pressure. In the direction parallel to the chuck surface, the width of the chuck surface is less than the width of the bond base and is equal to or greater than the width of the die. The elastic material is disposed over the chuck surface. The elastic material is arranged around the periphery of the chuck surface to cover edges and/or corners of the chuck surface.
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
H01L 25/04 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés
36.
INTEGRATED CIRCUIT, SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Jiang, Yu-Wei
Chen, Chieh-Fang
Ho, Yen-Chung
Hsu, Pin-Cheng
Yang, Feng-Cheng
Lin, Chung-Te
Abrégé
Provided is a semiconductor device includes a gate electrode, a gate dielectric layer, a channel layer, an insulating layer, a first source/drain electrode and a second source/drain electrode, a second dielectric layer, and a stop segment. The gate electrode is located within a first dielectric layer that overlies a substrate. The gate dielectric layer is located over the gate electrode. The channel layer is located on the gate dielectric layer. The insulating layer is located over the channel layer. The first source/drain electrode and the second source/drain electrode are located in the insulating layer, and connected to the channel layer. The second dielectric layer is beside one of the first source/drain electrode and the second source/drain electrode. The stop segment is embedded in the second dielectric layer.
H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
37.
SEMICONDUCTOR DEVICE CONTACT STRUCTURES AND METHODS OF FABRICATING THEREOF
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Wu, I-Wen
Lee, Chen-Ming
Yang, Fu-Kai
Wang, Mei-Yun
Abrégé
Methods and devices including an air gap adjacent a contact element extending to a source/drain feature of a device are described. Some embodiments of the method include depositing a dummy layer, which is subsequently removed to form the air gap. The dummy layer and subsequent air gap may be formed after a SAC dielectric layer such as silicon nitride is formed over an adjacent metal gate structure.
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD. (Taïwan, Province de Chine)
Inventeur(s)
Chen, Te-An
Lin, Meng-Han
Abrégé
The present disclosure provides a semiconductor device, including a substrate, a first active region in the substrate, a second active region in the substrate and adjacent to the first active region, an isolation region in the substrate and between the first active region and the second active region, and a dummy gate overlapping with the isolation region, wherein an entire bottom width of the dummy gate is greater than an entire top width of the isolation region.
H01L 21/765 - Réalisation de régions isolantes entre les composants par effet de champ
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chang, Wei-Chung
Ho, Ming-Che
Kuo, Hung-Jui
Abrégé
A semiconductor structure includes a semiconductor die, a redistribution circuit structure, and a terminal. The redistribution circuit structure is disposed on and electrically coupled to the semiconductor die. The terminal is disposed on and electrically coupled to the redistribution circuit structure, where the redistribution circuit structure is disposed between the semiconductor die and the terminal, and the terminal includes an under-bump metallization (UBM) and a capping layer. The UBM is disposed on and electrically coupled to the redistribution circuit structure, where the UBM includes a recess. The capping layer is disposed on and electrically coupled to the UBM, where the UBM is between the capping layer and the redistribution circuit structure, and the capping layer fills the recess of the UBM.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Wu, Jiun Yi
Yu, Chen-Hua
Liu, Chung-Shi
Lee, Chien-Hsun
Abrégé
A method of forming a semiconductor device includes arranging a semi-finished substrate, which has been tested and is known to be good, on a carrier substrate. Encapsulating the semi-finished substrate in a first encapsulant and arranging at least one semiconductor die over the semi-finished substrate. Electrically coupling at least one semiconductor component of the at least one semiconductor die to the semi-finished substrate and encasing the at least one semiconductor die and portions of the first encapsulant in a second encapsulant. Removing the carrier substrate from the semi-finished substrate and bonding a plurality of external contacts to the semi-finished substrate.
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
41.
METAL INSULATOR METAL (MIM) STRUCTURE AND MANUFACTURING METHOD THEREOF
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD. (Taïwan, Province de Chine)
Inventeur(s)
Yeong, Sai-Hooi
Chang, Chih-Yu
Peng, Chun-Yen
Chui, Chi On
Abrégé
A semiconductor structure and manufacturing method thereof are provided. The semiconductor structure includes a substrate and a metallization structure over the substrate. The metallization structure includes a MIM structure, a first contact and a second contact. The MIM structure includes a bottom electrode layer, a dielectric layer on the bottom electrode layer, a ferroelectric layer on the dielectric layer, and a top electrode layer on the ferroelectric layer. The ferroelectric layer is substantially made of lead zirconate titanate (PZT), BaTiO3 (BTO), or barium strontium titanate (BST), and a thickness of the ferroelectric layer is greater than a thickness of the dielectric layer.
H01G 13/00 - Appareils spécialement adaptés à la fabrication de condensateurs; Procédés spécialement adaptés à la fabrication de condensateurs non prévus dans les groupes
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chen, Chih-Hao
Cheng, Li-Hui
Shih, Ying-Ching
Abrégé
Some implementations described herein provide techniques and apparatuses for a fixture including a semiconductor die package and methods of formation. The semiconductor die package is mounted to an interposer. In addition to the semiconductor die package, the fixture includes a lid component having a top structure and footing structures that connect the lid component to the interposer. The fixture includes a thermal interface material between a top surface of the semiconductor die package and the top structure of the lid component. The footing structures, connected to the interposer using deposits of an epoxy material, provide increase a structural rigidity of the fixture relative to another fixture not including the footing structures.
H01L 23/367 - Refroidissement facilité par la forme du dispositif
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/10 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs ayant des conteneurs séparés
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
43.
IMAGE SENSOR PACKAGING AND METHODS FOR FORMING THE SAME
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Yang, Hao-Lin
Wang, Tzu-Jui
Hsu, Wei-Cheng
Wang, Cheng-Jong
Yuang, Dun-Nian
Huang, Kuan-Chieh
Abrégé
A device structure according to the present disclosure may include a first die having a first substrate and a first interconnect structure, a second die having a second substrate and a second interconnect structure, and a third die having a third interconnect structure and a third substrate. The first interconnect structure is bonded to the second substrate via a first plurality of bonding layers. The second interconnect structure is bonded to the third interconnect structure via a second plurality of bonding layers. The third substrate includes a plurality of photodiodes and a first transistor. The second die includes a second transistor having a source connected to a drain of the first transistor, a third transistor having a gate connected to drain of the first transistor and the source of the second transistor, and a fourth transistor having a drain connected to the source of the third transistor.
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Duan, Fei Fan
Chang, Fong-Yuan
Lu, Chi-Yu
Huang, Po-Hsiang
Chen, Chih-Liang
Abrégé
A semiconductor device includes first and second active regions extending in parallel in a substrate, a plurality of conductive patterns, each conductive pattern of the plurality of conductive patterns extending on the substrate across each of the first and second active regions, and a plurality of metal lines, each metal line of the plurality of metal lines overlying and extending across each of the first and second active regions. Each conductive pattern of the plurality of conductive patterns is electrically connected in parallel with each metal line of the plurality of metal lines.
H01L 23/528 - Configuration de la structure d'interconnexion
G06F 30/398 - Vérification ou optimisation de la conception, p.ex. par vérification des règles de conception [DRC], vérification de correspondance entre géométrie et schéma [LVS] ou par les méthodes à éléments finis [MEF]
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
45.
ARRANGEMENT OF SOURCE OR DRAIN CONDUCTORS OF TRANSISTOR
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Lai, Chih-Yu
Chen, Chih-Liang
Lu, Chi-Yu
Chiu, Shang-Hsuan
Abrégé
An integrated circuit includes a first conductor segment intersecting a first active-region structure at a source/drain region and a second conductor segment intersecting a second active-region structure at a source/drain region. The first conductor segment and the second conductor segment are separated at proximal edges by a separation distance. A distance from a first horizontal cell boundary to a proximal edge of the first conductor segment is larger than a distance from a second horizontal cell boundary to a proximal edge of the second conductor segment by a predetermined distance that is a fraction of the separation distance.
G06F 30/398 - Vérification ou optimisation de la conception, p.ex. par vérification des règles de conception [DRC], vérification de correspondance entre géométrie et schéma [LVS] ou par les méthodes à éléments finis [MEF]
Taiwan Semiconductor Manufacturing Company Limited (Taïwan, Province de Chine)
Inventeur(s)
Lin, Shih-Yao
Chen, Chao-Cheng
Lin, Chih-Han
Chang, Ming-Ching
Lu, Wei-Liang
Kao, Kuei-Yu
Abrégé
A semiconductor device includes a substrate. The semiconductor device includes a fin that is formed over the substrate and extends along a first direction. The semiconductor device includes a gate structure that straddles the fin and extends along a second direction perpendicular to the first direction. The semiconductor device includes a first source/drain structure coupled to a first end of the fin along the first direction. The gate structure includes a first portion protruding toward the first source/drain structure along the first direction. A tip edge of the first protruded portion is vertically above a bottom surface of the gate structure.
TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD. (Taïwan, Province de Chine)
Inventeur(s)
Kalnitsky, Alexander
Wu, Wei-Cheng
Chuang, Harry-Hak-Lay
Abrégé
A semiconductor device includes a substrate, a first well, a second well, a metal gate, a poly gate, a source region, and a drain region. The first well and the second well are within the substrate. The metal gate is partially over the first well. The poly gate is over the second well. The poly gate is separated from the metal gate, and a width ratio of the poly gate to the metal gate is in a range from about 0.1 to about 0.2. The source region and the drain region are respectively within the first well and the second well.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Hsu, Chun-Chia
Hsieh, Tung-Heng
Chang, Yung-Feng
Young, Bao-Ru
Lee, Jam-Wem
Wang, Chih-Hung
Abrégé
Electrostatic discharge (ESD) structures are provided. An ESD structure includes a semiconductor substrate, a first epitaxy region with a first type of conductivity over the semiconductor substrate, a second epitaxy region with a second type of conductivity over the semiconductor substrate, and a plurality of semiconductor layers. The semiconductor layers are stacked over the semiconductor substrate and between the first and second epitaxy regions. A first conductive feature is formed over the first epitaxy region and outside an oxide diffusion region. A second conductive feature is formed over the second epitaxy region and outside the oxide diffusion region. A third conductive feature is formed over the first epitaxy region and within the oxide diffusion region. A fourth conductive feature is formed over the second epitaxy region and within the oxide diffusion region. The oxide diffusion region is disposed between the first and second conductive features.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chiu, Shih-Chuan
Lin, Tien-Lu
Lin, Yu-Ming
Chang, Chia-Hao
Wang, Chih-Hao
You, Jia-Chuan
Abrégé
A contact stack of a semiconductor device includes a source/drain feature, a silicide layer wrapping around the source/drain feature, a seed metal layer in direct contact with the silicide layer, and a conductor in contact with the seed metal layer. The contact stack excludes a metal nitride layer in direct contact with the silicide layer.
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
50.
THIN FILM TRANSISTOR, SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THIN FILM TRANSISTOR
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Murray, Neil Quinn
Li, Hung-Wei
Manfrini, Mauricio
Yeong, Sai-Hooi
Abrégé
A thin film transistor, a semiconductor device having a thin film transistor and a method of fabricating a thin film transistor are provided. The thin film transistor includes a gate metal; a gate dielectric layer disposed on the gate metal; a semiconductor layer disposed on the gate dielectric layer; an interlayer dielectric disposed on the semiconductor layer and having a contact hole over the semiconductor layer; a source/drain metal disposed in the contact hole; a first liner disposed between the interlayer dielectric and the source/drain metal; and a second liner disposed between the first liner and the source/drain metal and being in contact with the semiconductor layer in the contact hole.
H01L 21/8258 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une combinaison de technologies couvertes par les groupes , , ou
H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
H01L 29/66 - Types de dispositifs semi-conducteurs
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Chen, Ching-Fang
Lu, Hsiang-Tai
Lin, Chih-Hsien
Abrégé
A circuit test structure includes a chip including a conductive line which traces a perimeter of the chip. The circuit test structure further includes an interposer electrically connected to the chip, wherein the conductive line is over both the chip and the interposer. The circuit test structure further includes a test structure connected to the conductive line. The circuit test structure further includes a testing site, wherein the test structure is configured to electrically connect the testing site to the conductive line.
G01R 31/28 - Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
H01L 21/66 - Test ou mesure durant la fabrication ou le traitement
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/12 - Supports, p.ex. substrats isolants non amovibles
H01L 23/498 - Connexions électriques sur des substrats isolants
52.
TEST STRUCTURES TO DETERMINE INTEGRATED CIRCUIT BONDING ENERGIES AND METHODS OF MAKING AND USING THE SAME
Taiwan Semiconductor Manufacturing Company Limited (Taïwan, Province de Chine)
Inventeur(s)
Lin, Yu-Sheng
Wu, Jyun-Lin
Chuang, Yao-Chun
Kao, Chin-Fu
Abrégé
An embodiment interfacial bonding test structure may include a first substrate having a first planar surface, a second substrate having a second planar surface that is parallel to the first planar surface, a first semiconductor die, and a second semiconductor die, each semiconductor die bonded between the first substrate and the second substrate thereby forming a sandwich structure. The first semiconductor die and the second semiconductor die may be bonded to the first surface with a first adhesive and may be bonded to the second surface with a second adhesive. The first semiconductor die and the second semiconductor die may be displaced from one another by a first separation along a direction parallel to the first planar surface and the second planar surface. The second substrate may include a notch having an area that overlaps with an area of the first separation in a plan view.
G01N 3/20 - Recherche des propriétés mécaniques des matériaux solides par application d'une contrainte mécanique en appliquant des efforts permanents de flexion
53.
MEHTOD OF MAKING SEMICONDUCTOR DEVICE HAVING SELF-ALIGNED INTERCONNECT STRUCTURE
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Lai, Chih-Yu
Chen, Chih-Liang
Lu, Chi-Yu
Ciou, Shang-Syuan
Zhuang, Hui-Zhong
Tsai, Ching-Wei
Chang, Shang-Wen
Abrégé
A method of making a semiconductor device includes manufacturing a first transistor over a first side of a substrate. The method further includes depositing a spacer material against a sidewall of the first transistor. The method further includes recessing the spacer material to expose a first portion of the sidewall of the first transistor. The method further includes manufacturing a first electrical connection to the transistor, a first portion of the electrical connection contacts a surface of the first transistor farthest from the substrate, and a second portion of the electrical connect contacts the first portion of the sidewall of the first transistor. The method further includes manufacturing a self-aligned interconnect structure (SIS) extending along the spacer material, wherein the spacer material separates a portion of the SIS from the first transistor, and the first electrical connection directly contacts the SIS.
H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Cheng, Jung-Chien
Chiang, Kuo-Cheng
Ju, Shi Ning
Chen, Guan-Lin
Wang, Chih-Hao
Cheng, Kuan-Lun
Abrégé
Semiconductor structures and the manufacturing method thereof are disclosed. An exemplary semiconductor structure according to the present disclosure includes a substrate having a p-type well or an n-type well, a first base portion over the p-type well, a second base portion over the n-type well, a first plurality of channel members over the first base portion, a second plurality of channel members over the second base portion, an isolation feature disposed between the first base portion and the second base portion, and a deep isolation structure in the substrate disposed below the isolation feature.
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
55.
SEMICONDUCTOR DEVICE, METHOD OF AND SYSTEM FOR MANUFACTURING SEMICONDUCTOR DEVICE
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Tsai, Wei-Hsin
Zhuang, Hui-Zhong
Chen, Chih-Liang
Tien, Li-Chun
Abrégé
A semiconductor device, includes a first metal layer, a second metal layer, a drain/source contact and at least one conductive via. The first metal layer has a first conductor that extends in a first direction and a second conductor that extends in the first direction, wherein the second conductor is directly adjacent to the first conductor. The second metal layer has a third conductor that extends in a second direction, wherein the second direction is transverse to the first direction. The drain/source contact extends in the second direction and is connected to the second conductor. The at least one conductive via connects the first conductor and the second conductor through the third conductor.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
56.
PACKAGE STRUCTURE AND METHOD OF MANUFACTURING THE SAME
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lin, Tsung-Shu
Shih, Hsuan-Ning
Abrégé
A package structure includes a semiconductor die, a redistribution circuit structure, and conductive pads. The redistribution circuit structure is located on and electrically connected to the semiconductor die, the redistribution circuit structure includes a first contact pad having a first width and a second contact pad having a second width. The conductive pads are located on and electrically connected to the redistribution circuit structure through connecting to the first contact pad and the second contact pad, the redistribution circuit structure is located between the conductive pads and the semiconductor die. The first width of the first contact pad is less than a width of the conductive pads, and the second width of the second contact pad is substantially equal to or greater than the width of the conductive pads.
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 21/48 - Fabrication ou traitement de parties, p.ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes
H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chen, Chia-Cheng
Yang, Chih-Kai
Chen, Liang-Yin
Chang, Huicheng
Yeo, Yee-Chia
Abrégé
A method of correcting a misalignment of a wafer on a wafer holder and an apparatus for performing the same are disclosed. In an embodiment, a semiconductor alignment apparatus includes a wafer stage; a wafer holder over the wafer stage; a first position detector configured to detect an alignment of a wafer over the wafer holder in a first direction; a second position detector configured to detect an alignment of the wafer over the wafer holder in a second direction; and a rotational detector configured to detect a rotational alignment of the wafer over the wafer holder.
H01L 21/68 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitement; Appareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le positionnement, l'orientation ou l'alignement
G06T 1/00 - Traitement de données d'image, d'application générale
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Lin, Meng-Han
Yeong, Sai-Hooi
Chia, Han-Jong
Wang, Chenchen Jacob
Lin, Yu-Ming
Abrégé
A memory device includes at least one bit line, at least one word line, at least one memory cell, at least one source line, and a controller electrically coupled to the at least one memory cell via the at least one word line, the at least one bit line, and the at least one source line. The memory cell includes a first transistor, data storage elements, and second transistors corresponding to the data storage elements. The first transistor includes a gate electrically coupled to the word line, and first and second source/drains. Each data storage element and the corresponding second transistor are electrically coupled in series with the first source/drain of the first transistor and the bit line. The controller controllably applies a voltage other than a ground voltage to the at least one source line in an operation of a selected data storage element among the data storage elements.
H10B 63/00 - Dispositifs de mémoire par changement de résistance, p.ex. dispositifs RAM résistifs [ReRAM]
G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou
H10N 70/00 - Dispositifs à l’état solide sans barrière de potentiel ni de surface, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
H10N 70/20 - Dispositifs de commutation multistables, p.ex. memristors
59.
METHOD FOR FABRICATING A STRAINED STRUCTURE AND STRUCTURE FORMED
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lee, Tsung-Lin
Chang, Chih-Hao
Ko, Chih-Hsin
Yuan, Feng
Xu, Jeff J.
Abrégé
A field effect transistor includes a substrate comprising a fin structure. The field effect transistor further includes an isolation structure in the substrate. The field effect transistor further includes a source/drain (S/D) recess cavity below a top surface of the substrate. The S/D recess cavity is between the fin structure and the isolation structure. The field effect transistor further includes a strained structure in the S/D recess cavity. The strain structure includes a lower portion. The lower portion includes a first strained layer, wherein the first strained layer is in direct contact with the isolation structure, and a dielectric layer, wherein the dielectric layer is in direct contact with the substrate, and the first strained layer is in direct contact with the dielectric layer. The strained structure further includes an upper portion comprising a second strained layer overlying the first strained layer.
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
H01L 21/31 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour former des couches isolantes en surface, p.ex. pour masquer ou en utilisant des techniques photolithographiques; Post-traitement de ces couches; Emploi de matériaux spécifiés pour ces couches
H01L 21/76 - Réalisation de régions isolantes entre les composants
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/165 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en dans différentes régions semi-conductrices
H01L 29/66 - Types de dispositifs semi-conducteurs
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Huang, Ming-Chi
Huang, Kuo-Bin
Chuang, Ying-Liang
Yeh, Ming-Hsi
Abrégé
A method includes forming a gate stack, which includes a first portion over a portion of a first semiconductor fin, a second portion over a portion of a second semiconductor fin, and a third portion connecting the first portion to the second portion. An anisotropic etching is performed on the third portion of the gate stack to form an opening between the first portion and the second portion. A footing portion of the third portion remains after the anisotropic etching. The method further includes performing an isotropic etching to remove a metal gate portion of the footing portion, and filling the opening with a dielectric material.
H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Peng, Tai-Yen
Chen, Yu-Shu
Yang, Sin-Yi
Wang, Chen-Jung
Huang, Chien Chung
Lin, Han-Ting
Shieh, Jyu-Horng
Fu, Qiang
Abrégé
A method includes forming Magnetic Tunnel Junction (MTJ) stack layers, which includes depositing a bottom electrode layer; depositing a bottom magnetic electrode layer over the bottom electrode layer; depositing a tunnel barrier layer over the bottom magnetic electrode layer; depositing a top magnetic electrode layer over the tunnel barrier layer; and depositing a top electrode layer over the top magnetic electrode layer. The method further includes patterning the MTJ stack layers to form a MTJ; and performing a passivation process on a sidewall of the MTJ to form a protection layer. The passivation process includes reacting sidewall surface portions of the MTJ with a process gas comprising elements selected from the group consisting of oxygen, nitrogen, carbon, and combinations thereof.
Taiwan Semiconductor Manufacturing Company Limited (Taïwan, Province de Chine)
Inventeur(s)
Li, Fu-Hai
Ong, Yi Ching
Huang, Kuo-Ching
Abrégé
An embodiment phase change material (PCM) switch may include a PCM element having a first electrode and a second electrode, a heating element coupled to a first side of the PCM element, and a heat spreader formed on a second side of the PCM element opposite to the heating element. The PCM element may include a phase change material that switches from an electrically conducting phase to an electrically insulating phase by application of a heat pulse provided by the heating element. The first electrode, the second electrode, the PCM element, and the heat spreader may be configured as an RF switch that blocks RF signals when the phase change material element is the electrically insulating phase and conducts RF signals when the when the phase change material element is in the electrically conducting phase. The heat spreader may be electrically isolated from the heating element and the PCM element.
H10N 70/00 - Dispositifs à l’état solide sans barrière de potentiel ni de surface, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
H10N 70/20 - Dispositifs de commutation multistables, p.ex. memristors
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Tsai, Yu-Kai
Chen, Chia-Hui
Chang, Chia-Jung
Abrégé
An integrated circuit includes an upper threshold circuit configured to set a logic level of a first enabling signal, a lower threshold circuit configured to set a logic level of a second enabling signal, and a control circuit configured to change an output voltage signal in response to a condition that the logic level of the first enabling signal and the logic level of the second enabling signal are changed consecutively. In the control circuit, a first switch is electrically connected to a second switch at a buffer output node. The control circuit includes a regenerative circuit configured to maintain the output voltage signal at the buffer output node while each of the first switch and the second switch is at a disconnected state.
H03K 3/13 - Générateurs caractérisés par le type de circuit ou par les moyens utilisés pour produire des impulsions par l'utilisation, comme éléments actifs, de tubes à vide avec réaction positive utilisant un autre moyen de réaction qu'un transformateur utilisant au moins deux tubes couplés de façon que l'entrée de chacun d'eux dérive de la sortie de l'autre, p.ex. multivibrateur bistable bistables avec hystérésis, p.ex. déclencheur de Schmitt
H03K 3/3565 - Circuits bistables bistables avec hystérésis, p.ex. déclencheur de Schmitt
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Liaw, Jhon-Jhy
Abrégé
A memory device includes a first static random access memory (SRAM) cell, a second SRAM cell, and a first metal layer. The first SRAM cell includes a first write-port pull-up (PU) transistor and a second write-port PU transistor arranged in a Y-direction, and a first read-port PD transistor and a first read-port PG transistor. The second SRAM cell includes a third write-port PU transistor and a fourth write-port PU transistor arranged in the Y-direction, and a second read-port PD transistor and a second read-port PG transistor. The first and second read-port PD transistors and the first and second read-port PG transistors are arranged in the Y-direction. The first metal layer is over the first SRAM cell and the second SRAM cell. The first metal layer includes a read bit-line conductor extending in the Y-direction and shared by the first SRAM cell and the second SRAM cell.
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Huang, Kuan-Yu
Huang, Sung-Hui
Hou, Shang-Yun
Huang, Chien-Yuan
Abrégé
A semiconductor device includes a first substrate, an electronic component, and a lid. The first substrate includes a first substrate top side, a first substrate bottom side opposite to the first substrate top side, a first substrate lateral side interposed between the first substrate top side and the first substrate bottom side, and a connector structure. The electronic component is coupled to the first substrate top side and coupled to the connector structure. The lid includes a wall part including a ring part coupled to the first substrate top side, a first part of an overhang part coupled to the first substrate lateral side, and a second part of the overhang part extending from the first part of the overhang part away from the first substrate lateral side.
H01L 23/04 - Conteneurs; Scellements caractérisés par la forme
H01L 21/52 - Montage des corps semi-conducteurs dans les conteneurs
H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Fujiwara, Hidehiro
Mori, Haruki
Zhao, Wei-Chang
Abrégé
A circuit includes a data register configured to receive and output successive data elements of a plurality of data elements responsive to a clock signal, wherein each data element of the plurality of data elements includes a total number of bits N. A signal generation portion is configured to output a first selection signal responsive to the clock signal, the first selection signal includes two alternating sequences, values of the first sequence increment from zero to N−1, and values of the second sequence decrement from N−1 to zero. A selection circuit coupled to the data register is configured to output the N bits of each data element of the plurality of data elements in a first sequential order responsive to the first sequence of the first selection signal, and in a second sequential order opposite the first sequential order responsive to the second sequence of the first selection signal.
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Wu, Guo-Huei
Chen, Chih-Liang
Tien, Li-Chun
Abrégé
An integrated circuit includes first-type transistors aligned within a first-type active zone, second-type transistors aligned within a second-type active zone, a first power rail and a second power rail extending in a first direction. A first distance between the long edge of the first power rail and the first alignment boundary of the first-type active zone is different from a second distance between the long edge of the second power rail and the first alignment boundary of the second-type active zone. Each of the first distance and the second distance is along a second direction which is perpendicular to the first direction.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
G06F 30/392 - Conception de plans ou d’agencements, p.ex. partitionnement ou positionnement
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Huang, Wang-Chun
Abrégé
A method for forming a semiconductor structure is provided. The method includes forming a fin structure protruding from a substrate. The fin structure includes alternately stacked first semiconductor material layers and second semiconductor material layers. The method includes forming a spacer layer over the fin structure. The method includes forming a first inter-layer dielectric (ILD) layer over the spacer layer. The method also includes recessing the fin structure and the first ILD layer to form a first opening through the first ILD layer. The method further includes forming an epitaxial structure in the first opening, and forming a second ILD layer over the epitaxial structure and the first ILD layer. In addition, the method includes removing the first semiconductor material layers, and forming a gate structure around the second semiconductor material layers.
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
H01L 21/285 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un gaz ou d'une vapeur, p.ex. condensation
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Yeh, Hsin-Hao
Yen, Fu-Ting
Abrégé
A method includes forming a fin over a substrate, forming a dummy gate structure over the fin, removing a portion of the fin adjacent the dummy gate structure to form a first recess, depositing a stressor material in the first recess, removing at least a portion of the stressor material from the first recess, and after removing the at least a portion of the stressor material, epitaxially growing a source/drain region in the first recess.
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lin, Meng-Han
Huang, Chia-En
Abrégé
A semiconductor device includes a first transistor, a second transistor, and a memory component. The first transistor includes a first silicon layer, a high-k gate dielectric layer above the first silicon layer, a first metal gate above the high-k gate dielectric layer, and first source/drain regions within the first silicon layer. The second transistor includes a second silicon layer, a first silicon oxide layer above the second silicon layer, a plurality of first doped silicon gates above the first silicon oxide layer, a plurality of second doped silicon gates above the first silicon oxide layer and alternately arranged with the plurality of first doped silicon gates, and second source/drain regions within the second silicon layer. The memory component is above the first and second transistors, and electrically coupled to the second source or drain region.
H10B 63/00 - Dispositifs de mémoire par changement de résistance, p.ex. dispositifs RAM résistifs [ReRAM]
G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou
H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
71.
DEVICES WITH TRACK-BASED FILL (TBF) METAL PATTERNING
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Hu, Wei-Yi
Chao, Chih-Ming
Tsai, Jung-Chou
Abrégé
Disclosed are semiconductor devices having an interconnection pattern that includes a plurality of parallel conductors including a first conductor aligned with a first axis and a first dummy pattern aligned with a second axis on a first side of the first axis and offset from the first axis by an axis offset distance LAO in which the first dummy pattern includes N dummy conductors having a first dummy conductor length LDC with the dummy conductors being separated by a dummy conductor-to-dummy conductor spacing EED.
G06F 30/398 - Vérification ou optimisation de la conception, p.ex. par vérification des règles de conception [DRC], vérification de correspondance entre géométrie et schéma [LVS] ou par les méthodes à éléments finis [MEF]
G03F 1/36 - Masques à correction d'effets de proximité; Leur préparation, p.ex. procédés de conception à correction d'effets de proximité [OPC optical proximity correction]
G06F 30/392 - Conception de plans ou d’agencements, p.ex. partitionnement ou positionnement
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Young, Bo-Feng
Yeong, Sai-Hooi
Wu, Chao-I
Chang, Chih-Yu
Lin, Yu-Ming
Abrégé
A memory cell includes a read word line extending in a first direction, a write transistor, and a read transistor coupled to the write transistor. The read transistor includes a ferroelectric layer, a drain terminal of the read transistor directly connected to the read word line, and a source terminal of the read transistor coupled to a first node. The write transistor is configured to adjust a polarization state of the read transistor, the polarization state corresponding to a stored data value of the memory cell.
G11C 11/22 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des éléments ferro-électriques
H10B 51/30 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la région noyau de mémoire
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chiu, Shih-Hang
Wu, Jui-Yang
Liu, Kuan-Ting
Chang, Weng
Abrégé
Disclosed is a semiconductor device and semiconductor fabrication method. A semiconductor device includes: a gate structure over a semiconductor substrate, having a high-k dielectric layer, a p-type work function layer, an n-type work function layer, a dielectric anti-reaction layer, and a glue layer; and a continuous metal cap over the gate structure formed by metal material being deposited over the gate structure, a portion of the anti-reaction layer being selectively removed, and additional metal material being deposited over the gate structure. A semiconductor fabrication method includes: receiving a gate structure; flattening the top layer of the gate structure; precleaning and pretreating the surface of the gate structure; depositing metal material over the gate structure to form a discontinuous metal cap; selectively removing a portion of the anti-reaction layer; depositing additional metal material over the gate structure to create a continuous metal cap; and containing growth of the metal cap.
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Yin, Joanna Chaw Yane
Chen, Hua Feng
Abrégé
Devices and methods that include for configuring a profile of a liner layer before filling an opening disposed over a semiconductor substrate. The liner layer has a first thickness at the bottom of the opening and a second thickness a top of the opening, the second thickness being smaller that the first thickness. In an embodiment, the filled opening provides a contact structure.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
H01L 23/485 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes formées de couches conductrices inséparables du corps semi-conducteur sur lequel elles ont été déposées formées de structures en couches comprenant des couches conductrices et isolantes, p.ex. contacts planaires
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
75.
SEMICONDUCTOR DEVICE INCLUDING THIN FILM TRANSISTOR AND METHOD FOR FORMING THE SAME
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD. (Taïwan, Province de Chine)
Inventeur(s)
Ho, Yen-Chung
Wu, Yong-Jie
Wei, Hui-Hsien
Abrégé
The present disclosure provides a method of forming a semiconductor device. The method includes: forming an interconnect structure over a substrate; forming a first gate structure and a second gate structure in a first layer of the interconnect structure; forming a first metal oxide layer and a second metal oxide layer in a second layer of the interconnect structure over the first gate structure and the second gate structure, respectively; forming an implant mask over the first metal oxide layer and the second metal oxide layer, the implant mask having different thicknesses corresponding to the first metal oxide layer and the second oxide layer; and performing an implantation operation on the first metal oxide layer and the second metal oxide layer.
TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD. (Taïwan, Province de Chine)
Inventeur(s)
Young, Charles Chew-Yuen
Chen, Chih-Liang
Lai, Chih-Ming
Tzeng, Jiann-Tyng
Chen, Shun-Li
Sio, Kam-Tou
Peng, Shih-Wei
Chen, Chun-Kuang
Liu, Ru-Gun
Abrégé
A semiconductor structure is provided and includes a first gate structure, a second gate structure, and at least one local interconnect that extend continuously across a non-active region from a first active region to a second active region. The semiconductor structure further includes a first separation spacer disposed on the first gate structure and first vias on the first gate structure. The first vias are arranged on opposite sides of the first separation spacer are isolated from each other and apart from the first separation spacer by different distances.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
H01L 23/485 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes formées de couches conductrices inséparables du corps semi-conducteur sur lequel elles ont été déposées formées de structures en couches comprenant des couches conductrices et isolantes, p.ex. contacts planaires
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Liang, Shuen-Shin
Chi, Chij-Chien
Liu, Yi-Ying
Chu, Chia-Hung
Chang, Hsu-Kai
Chang, Cheng-Wei
Liao, Chein-Shun
Lin, Keng-Chu
Huang, Kai-Ting
Abrégé
The present disclosure describes a method for forming metallization layers that include a ruthenium metal liner and a cobalt metal fill. The method includes depositing a first dielectric on a substrate having a gate structure and source/drain (S/D) structures, forming an opening in the first dielectric to expose the S/D structures, and depositing a ruthenium metal on bottom and sidewall surfaces of the opening. The method further includes depositing a cobalt metal on the ruthenium metal to fill the opening, reflowing the cobalt metal, and planarizing the cobalt and ruthenium metals to form S/D conductive structures with a top surface coplanar with a top surface of the first dielectric.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Liu, Hsiao-Han
Wang, Chih-Hao
Chiang, Kuo-Cheng
Ju, Shi-Ning
Cheng, Kuan-Lun
Abrégé
A semiconductor structures and a method for forming the same are provided. The semiconductor structure includes first nanostructures and second nanostructures spaced apart from the first nanostructures in a first direction. A left-most point of the first nanostructures and a left-most point of the second nanostructures has a first distance in the first direction. The semiconductor structure further includes first source/drain features attached to opposite sides of the first nanostructures in a second direction being orthogonal to the first direction and third nanostructures and fourth nanostructures spaced apart from the third nanostructures in the first direction. A left-most point of the third nanostructures and a left-most point of the fourth nanostructures has a second distance in the first direction. In addition, the third nanostructures are wider than the first nanostructures in the first direction, and the first distance is smaller than the second distance.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD. (Taïwan, Province de Chine)
Inventeur(s)
Jiang, Zhe-Wei
Kao, Jerry Chang Jui
Yeh, Sung-Yen
Hsu, Li Chung
Abrégé
A method performed by at least one processor includes the following steps: generating a layout of an integrated circuit (IC), the layout comprising a cell and a layout context in a vicinity of the cell; receiving from a library a set of context groups and a set of timing tables, wherein each of the context groups is associated with one of the set of timing tables; determining a representative context group for the cell through comparing the layout context of the cell with the set of context groups; and performing a timing analysis on the layout according to a representative timing table associated with the representative context group for the cell.
G06F 30/398 - Vérification ou optimisation de la conception, p.ex. par vérification des règles de conception [DRC], vérification de correspondance entre géométrie et schéma [LVS] ou par les méthodes à éléments finis [MEF]
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chu, Lung-Kun
Yu, Jia-Ni
Lu, Chun-Fu
Huang, Mao-Lin
Chiang, Kuo-Cheng
Wang, Chih-Hao
Abrégé
A method for forming a semiconductor device is provided. The method includes forming a plurality of first channel nanostructures and a plurality of second channel nanostructures in an n-type device region and a p-type device region of a substrate, respectively, and sequentially depositing a gate dielectric layer, an n-type work function metal layer, and a cap layer surrounding each of the first and second channel nanostructures. The cap layer merges in first spaces between adjacent first channel nanostructures and merges in second spaces between adjacent second channel nanostructures. The method further includes selectively removing the cap layer and the n-type work function metal layer in the p-type device region, and depositing a p-type work function metal layer over the cap layer in the n-type device region and the gate dielectric layer in the p-type device region. The p-type work function metal layer merges in the second spaces.
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
Taiwan Semiconductor Manufacturing Co, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Yu, Chen-Hua
Chiou, Wen-Chih
Yang, Ku-Feng
Chung, Ming-Tsu
Abrégé
A method includes putting a first package component into contact with a second package component. The first package component comprises a first dielectric layer including a first dielectric material, and the first dielectric material is a silicon-oxide-based dielectric material. The second package component includes a second dielectric layer including a second dielectric material different from the first dielectric material. The second dielectric material comprises silicon and an element selected from the group consisting of carbon, nitrogen, and combinations thereof. An annealing process is performed to bond the first dielectric layer to the second dielectric layer.
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
82.
SEMICONDUCTOR PROCESSING TOOL AND METHODS OF OPERATION
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lin, Yen-Liang
Huang, Yu-Kang
Tai, Yu-Chuan
Abrégé
The physical vapor deposition tool includes a magnet component, a single cathode, and a power circuit for biasing a pedestal that supports a semiconductor substrate. During a deposition operation that deposits an inert metal material, the physical vapor deposition tool may modulate an electromagnetic field emanating from the magnet component that includes spiral-shaped bands having different ranges of magnetic strength. The physical vapor deposition tool may have an increased throughput relative to a physical vapor deposition tool without the magnet component, the single cathode, and the power circuit. Additionally, or alternatively, the inert metal material may have a grain size that is greater relative to a grain size of an inert metal material deposited using the physical vapor deposition tool without the magnet component, the single cathode, and the power circuit.
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Hsu, Pei-Cheng
Lee, Wei-Hao
Lee, Huan-Ling
Lee, Hsin-Chang
Lin, Chin-Hsiang
Abrégé
A pellicle for an extreme ultraviolet (EUV) photomask includes a pellicle frame and a main membrane attached to the pellicle frame. The main membrane includes a plurality of nanotubes, and each of the plurality of nanotubes is covered by a coating layer containing Si and one or more metal elements.
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lin, Meng-Hsien
Lin, Hsing-Chih
Wang, Ming-Tsong
Kao, Min-Feng
Lin, Kuan-Hua
Liu, Jen-Cheng
Yaung, Dun-Nian
Liu, Ko Chun
Abrégé
Some embodiments of the present disclosure relate to an integrated chip including an extended via that spans a combined height of a wire and a via and that has a smaller footprint than the wire. The extended via may replace a wire and an adjoining via at locations where the sizing and the spacing of the wire are reaching lower limits. Because the extended via has a smaller footprint than the wire, replacing the wire and the adjoining via with the extended via relaxes spacing and allows the size of the pixel to be further reduced. The extended via finds application for capacitor arrays used for pixel circuits.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Trinh, Hai-Dang
Sung, Fu-Ting
Abrégé
Various embodiments of the present application are directed toward an integrated chip (IC). The IC comprises a dielectric structure disposed over a substrate. A phase change material (PCM) structure is disposed over the dielectric structure. A first conductive structure and a second conductive structure are disposed over and electrically coupled to the PCM structure. A heating structure is disposed in the dielectric structure and laterally between the first conductive structure and the second conductive structure. The heating structure has a first surface and a second surface opposite the first surface. The first surface faces the PCM structure. The first surface has a first width and the second surface has a second width that is greater than the first width.
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Huang, Yan-Jhih
Hsu, Chun-Yuan
Chen, Chien-Chung
Lin, Yung-Hsieh
Abrégé
A method of making a semiconductor device includes forming a circuit layer over a substrate. The method further includes depositing an insulator over the substrate. The method further includes patterning the insulator to define a test line trench, a first trench, and a second trench, wherein the first trench is on a portion of the substrate exposed by the circuit layer. The method further includes filling the test line trench to define a test line electrically connected to the circuit layer. The method further includes filling the first trench and the second trench to define a capacitor.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
87.
SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Yin, Li-Wei
Pan, Tzu-Wen
Lin, Yu-Hsien
Wang, Yu-Shih
Yang, Jih-Sheng
Chao, Shih-Chieh
Lin, Yih-Ann
Chen, Ryan Chia-Jen
Abrégé
Disclosed is a semiconductor fabrication method. The method includes forming a gate stack in an area previously occupied by a dummy gate structure; forming a first metal cap layer over the gate stack; forming a first dielectric cap layer over the first metal cap layer; selectively removing a portion of the gate stack and the first metal cap layer while leaving a sidewall portion of the first metal cap layer that extends along a sidewall of the first dielectric cap layer; forming a second metal cap layer over the gate stack and the first metal cap layer wherein a sidewall portion of the second metal cap layer extends further along a sidewall of the first dielectric cap layer; forming a second dielectric cap layer over the second metal cap layer; and flattening a top layer of the first dielectric cap layer and the second dielectric cap layer using planarization operations.
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Yu, Chia-Ta
Hsu, Hsiao-Chiu
Yang, Feng-Cheng
Abrégé
A semiconductor structure includes semiconductor layers disposed over a substrate and oriented lengthwise in a first direction, a metal gate stack disposed over the semiconductor layers and oriented lengthwise in a second direction perpendicular to the first direction, where the metal gate stack includes a top portion and a bottom portion that is interleaved with the semiconductor layers, source/drain features disposed in the semiconductor layers and adjacent to the metal gate stack, and an isolation structure protruding from the substrate, where the isolation structure is oriented lengthwise along the second direction and spaced from the metal gate stack along the first direction, and where the isolation structure includes a dielectric layer and an air gap.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lu, Chun-Ti
Tsai, Hao-Yi
Liu, Chia-Hung
Hu, Yu-Hsiang
Lin, Hsiu-Jen
Liu, Tzuan-Horng
Chang, Chih-Hao
Lin, Bo-Jiun
Chen, Shih-Wei
Cho, Hung-Chun
Ni, Pei-Rong
Huang, Hsin-Wei
Tsai, Zheng-Gang
Liu, Tai-You
Shih, Po-Chang
Huang, Yu-Ting
Abrégé
A package structure including a semiconductor die, a redistribution circuit structure and an electronic device is provided. The semiconductor die is laterally encapsulated by an insulating encapsulation. The redistribution circuit structure is disposed on the semiconductor die and the insulating encapsulation. The redistribution circuit structure includes a colored dielectric layer, inter-dielectric layers and redistribution conductive layers embedded in the inter-dielectric layers. The electronic device is disposed over the colored dielectric layer and electrically connected to the redistribution circuit structure.
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 21/48 - Fabrication ou traitement de parties, p.ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes
H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Liu, Yi-Ching
Huang, Chia-En
Wang, Yih
Abrégé
A memory circuit includes a first memory cell on a first layer, a second memory cell on a second layer different from the first layer, a first select transistor on a third layer different from the first layer and the second layer, and a first bit line extending in a first direction, and being coupled to the first memory cell and the second memory cell. The memory circuit further includes a first source line extending in the first direction, being coupled to the first memory cell, the second memory cell and the first select transistor, and being separated from the first bit line in a second direction different from the first direction. memory circuit includes a second source line extending in the first direction, and being coupled to the first select transistor.
G11C 8/08 - Circuits de commande de lignes de mots, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, pour lignes de mots
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lee, Ya-Huei
Yeh, Shu-Shen
Hsu, Kuo-Ching
Leu, Shyue-Ter
Lin, Po-Yao
Jeng, Shin-Puu
Abrégé
A semiconductor die package is provided. The semiconductor die package includes a semiconductor die and a package substrate supporting and electrically connected to the semiconductor die. The semiconductor die has a corner. The package substrate includes several conductive lines, and one of the conductive lines under the corner of the semiconductor die includes a first line segment and a second line segment connected to the first line segment. The first line segment is linear and extends in a first direction. The second line segment is non-linear and has a varying extension direction.
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Huang, Yu-Lien
Chan, Wei Hsiang
Abrégé
Provided are conductive structures located within dielectric material, and methods for fabricating such structures and devices. An exemplary method includes providing a substrate having a conductive feature in a first dielectric layer; depositing a second dielectric layer over the conductive feature and the first dielectric layer; etching the second dielectric layer to form a cavity through the second dielectric layer, wherein the cavity has a bottom with a convex profile; depositing a barrier layer along the bottom of the cavity; and depositing a conductive material in the cavity to form a structure electrically connected to the conductive feature.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
93.
SEMICONDUCTOR DEVICE INCLUDING INSULATING STRUCTURE SURROUNDING THROUGH VIA AND METHOD FOR FORMING THE SAME
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chuang, Harry-Haklay
Huang, Shiang-Hung
Lin, Hsin Fu
Abrégé
The present disclosure provides a semiconductor device. The semiconductor device includes: a substrate having a device area and a peripheral area surrounding the device area; a via, disposed at the peripheral area and extending at least partially through the substrate; an insulating structure, disposed at the peripheral area, extending at least partially through the substrate and surrounding the via; and a doped region, disposed at the peripheral area, over or in the substrate and adjacent to the via.
H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
94.
HETEROGENEOUS BONDING STRUCTURE AND METHOD FORMING SAME
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lii, Mirng-Ji
Chen, Chen-Shien
Mao, Lung-Kai
Cheng, Ming-Da
Lu, Wen-Hsiung
Abrégé
A method includes forming a first package component, which formation process includes forming a first plurality of openings in a first dielectric layer, depositing a first metallic material into the first plurality of openings, performing a planarization process on the first metallic material and the first dielectric layer to form a plurality of metal pads in the first dielectric layer, and selectively depositing a second metallic material on the plurality of metal pads to form a plurality of bond pads. The first plurality of bond pads comprise the plurality of metal pads and corresponding parts of the second metallic material. The first package component is bonded to a second package component.
H01L 21/48 - Fabrication ou traitement de parties, p.ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
95.
EPITAXIAL SOURCE/DRAIN STRUCTURES FOR MULTIGATE DEVICES AND METHODS OF FABRICATING THEREOF
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Lee, Chen-Ming
Wu, I-Wen
Huang, Po-Yu
Yang, Fu-Kai
Wang, Mei-Yun
Abrégé
Epitaxial source/drain structures for enhancing performance of multigate devices, such as fin-like field-effect transistors (FETs) or gate-all-around (GAA) FETs, and methods of fabricating the epitaxial source/drain structures, are disclosed herein. An exemplary device includes a dielectric substrate. The device further includes a channel layer, a gate disposed over the channel layer, and an epitaxial source/drain structure disposed adjacent to the channel layer. The channel layer, the gate, and the epitaxial source/drain structure are disposed over the dielectric substrate. The epitaxial source/drain structure includes an inner portion having a first dopant concentration and an outer portion having a second dopant concentration that is less than the first dopant concentration. The inner portion physically contacts the dielectric substrate, and the outer portion is disposed between the inner portion and the channel layer. In some embodiments, the outer portion physically contacts the dielectric substrate.
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
Taiwan Semiconductor Manufacturing Co., Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Wang, Jen-Chun
Lee, Ya-Lien
Chi, Chih-Chien
Su, Hung-Wen
Abrégé
A semiconductor device is manufactured by modifying an electromagnetic field within a deposition chamber. In embodiments in which the deposition process is a sputtering process, the electromagnetic field may be modified by adjusting a distance between a first coil and a mounting platform. In other embodiments, the electromagnetic field may be adjusted by applying or removing power from additional coils that are also present.
C23C 14/35 - Pulvérisation cathodique par application d'un champ magnétique, p.ex. pulvérisation au moyen d'un magnétron
C23C 14/00 - Revêtement par évaporation sous vide, pulvérisation cathodique ou implantation d'ions du matériau composant le revêtement
C23C 14/04 - Revêtement de parties déterminées de la surface, p.ex. au moyen de masques
C23C 14/06 - Revêtement par évaporation sous vide, pulvérisation cathodique ou implantation d'ions du matériau composant le revêtement caractérisé par le matériau de revêtement
C23C 14/22 - Revêtement par évaporation sous vide, pulvérisation cathodique ou implantation d'ions du matériau composant le revêtement caractérisé par le procédé de revêtement
C23C 16/455 - Revêtement chimique par décomposition de composés gazeux, ne laissant pas de produits de réaction du matériau de la surface dans le revêtement, c. à d. procédés de dépôt chimique en phase vapeur (CVD) caractérisé par le procédé de revêtement caractérisé par le procédé utilisé pour introduire des gaz dans la chambre de réaction ou pour modifier les écoulements de gaz dans la chambre de réaction
H01J 37/34 - Tubes à décharge en atmosphère gazeuse fonctionnant par pulvérisation cathodique
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 21/285 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un gaz ou d'une vapeur, p.ex. condensation
H01L 21/67 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitement; Appareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD. (Taïwan, Province de Chine)
Inventeur(s)
Hsieh, Chieh-Hsin
Lai, Wei-Han
Chang, Ching-Yu
Abrégé
A method of manufacturing a semiconductor device includes forming a first layer comprising an organic material over a substrate. A second layer is formed over the first layer, wherein the second layer includes a silicon-containing material and one or more selected from the group consisting of a photoacid generator, an actinic radiation absorbing additive including an iodine substituent, and a silicon-containing monomer having iodine or phenol group substituents. A photosensitive layer is formed over the second layer, and the photosensitive layer is patterned.
H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
98.
METHOD OF MANUFACTURING GATE STRUCTURE AND METHOD OF MANUFACTURING FIN-FIELD EFFECT TRANSISTOR
Taiwan Semiconductor Manufacturing Company, Ltd. (Taïwan, Province de Chine)
Inventeur(s)
Chen, Ji-Cheng
Su, Ching-Hwanq
Liu, Kuan-Ting
Chiu, Shih-Hang
Abrégé
A method of manufacturing a gate structure includes at least the following steps. A gate dielectric layer is formed. A work function layer is deposited on the gate dielectric layer. A barrier layer is formed on the work function layer. A metal layer is deposited on the barrier layer to introduce fluorine atoms into the barrier layer. The barrier layer is formed by at least the following steps. A first TiN layer is formed on the work function layer. A top portion of the first TiN layer is converted into a trapping layer, and the trapping layer includes silicon atoms or aluminum atoms. A second TiN layer is formed on the trapping layer.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
H01L 21/285 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un gaz ou d'une vapeur, p.ex. condensation
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
H01L 29/51 - Matériaux isolants associés à ces électrodes
H01L 29/66 - Types de dispositifs semi-conducteurs
TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD. (Taïwan, Province de Chine)
Inventeur(s)
Pan, Chia-Ming
Hsieh, Chia-Ta
Liu, Po-Wei
Wu, Yun-Chi
Abrégé
A semiconductor structure includes a semiconductor substrate, first to third isolation structures, and a conductive feature. The first to third isolation structures are over the semiconductor substrate and spaced apart from each other. The semiconductor substrate comprises a region surrounded by a sidewall of the first isolation structure and a first sidewall of the second isolation structure. The conductive feature extends vertically in the semiconductor substrate and between the between the second and third isolation structures, wherein the conductive feature has a rounded corner adjoining a second sidewall of the second isolation structure opposite the first sidewall of the second isolation structure.
TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD. (Taïwan, Province de Chine)
Inventeur(s)
Chen, Chao-Hsuan
Hung, Wei Chen
Yin, Li-Wei
Lin, Yu-Hsien
Lin, Yih-Ann
Chen, Ryan Chia-Jen
Abrégé
A method for manufacturing a semiconductor structure is provided. A substrate including a fin structure is received, provided or formed. A sacrificial gate layer is formed over the fin structure and a source/drain structure is formed adjacent to the sacrificial gate layer, wherein the sacrificial gate layer is surrounded by a dielectric structure. The sacrificial gate layer is removed, wherein a recess is defined by the dielectric structure. A work function layer is formed in the recess, wherein the work function layer includes an overhang portion at an opening of the recess. A thickness of the work function layer is reduced. A glue layer is formed over the work function layer. A semiconductor structure thereof is also provided.
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